作为集成电路设计、制造、封测等环节的战略基础支柱之一，EDA已成为国内不可避免的卡颈环节，也是国内半导体行业必须克服的环节。

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近年来，随着国家政策、资本和生态的多重积极帮助，国内EDA工业进入快车道，国内EDA工具在设计、制造和包装领域多点开花。上海合见工业软件集团有限公司(以下简称合见工业软件)作为自主创新的高性能工业软件及解决方案提供商，正式运营一年多，已发布多款产品EDA包括数字仿真器在内的产品及解决方案FPGA原型验证系统、模拟调试工具、验证效率提升平台IP验证方案、先进的包装协同设计环境、电子设计数据管理平台等，率先在数字验证、协同设计等领域取得突破。

应对新的设计要求 深化产品布局

后摩尔时代许多新兴应用的兴起，如AI、GPGPU、HPC芯片开发已成为市场热点，对芯片规模和性能的要求越来越高。合见工软CTO何培新说：为了满足复杂功能的需求，我们可以看到市场上的大多数芯片都采用多核结构；随着工艺节点接近极限，晶圆厂正在探索是否能突破2纳米甚至1纳米的标线。为了追求PPA以及成本的最优解，使用更多Die的Chiplet成为芯片设计的主流结构。因此，多核多Die是芯片设计的趋势。”

何培新指出，合见工软选择验证为EDA工具的第一个突破点也综合考虑了芯片设计公司在这一趋势下面临的许多复杂问题。

首先，验证复杂度呈几何倍数增长。比如我们可以看到行业内的大规模规模。SoC从过去的8核和16核发展到现在的64核，规模翻了一番。由于多核复用，设计的复杂性不会随着规模的增加而翻倍；然而，多核之间的连接使验证的复杂性随着规模的比例而增加。

二是验证成本(时间、人力)快速增长。过去，两个设计工程师需要配备一个验证工程师来开发芯片；现在开发一个大型芯片，一个设计工程师需要配备2-3个验证工程师，验证时间更长。

第三，验证工具越来越多样化。例如，在芯片设计的早期阶段，使用数字器每秒运行一个时钟周期。随着设计进入下一阶段，我们需要更高的频率来覆盖更大的设计规模。此时，我们需要使用不同的验证工具。原型验证系统每秒可运行100万个时钟周期，速度快100万倍。另一个例子是，设计中的某个块出现在许多测试用例中bug这个时候需要形式验证工具来修复所有的可能性bug。因此，设计需要多种验证工具来支持不同的场景。”

只有解决验证中的复杂问题，国内芯片公司才能设计出具有国际竞争力的产品。此外，仅仅考虑多核是不够的，以实现芯片开发的完整性EDA工具支撑，用多了Die结构的Chiplet，在先进的封装设计和板级设计领域，也进行了相应的布局。

实现新突破 彰显新价值

要实现国产EDA何培新认为，验证工具的突破，最重要的是全面提高规模、性能和自动化水平。联合工软去年推出FPGA今年6月发布了原型验证系统UV APS新功能升级版。

从规模上看，支持8-48个类似工具的行业相比FPGA容量，UV APS可支持高达100颗VU19P FPGA的级联。

从性能上看，APS Compiler全路径时序驱动（Timing Driven）与一般只考虑截面尺寸的分割技术相比，（Cut-size Driven）分割技术，APS Compiler可充分考虑FPGA通过采用连线与时序路径的关系TDM(时间复用)技术，识别和考虑每一个通过FPGA选择最佳时间复用比例，优化信号所在时钟域的频率FPGA实现逻辑电路运行速度最快的结果，TDLairdConnectivity代理M范围可达1-1024。

从自动化的角度来看，FPGA无法支持的设计单元，如多端口存储（Multi-port Memory）、引用多维数组和跨模块（XMR）、三态门（Tri-state）行业的一些主流工具会要求用户修改RTL代码，而UV APS可实现自动化转换。

何培新说：除此之外，还有许多技术点值得探索。基于我们熟悉的硬件仿真技术FPGA和ASIC后者的编译时间相对较快，因为ASIC只需要把RTL由于前者的模拟运行速度较快，设计转换为处理器指令；FPGA可快速启动Linux，且功耗小；ASIC通常需要水冷却，价格昂贵，大约是FPGA的四倍。因此，在设计不成熟、规模小的阶段，需要频繁迭代，ASIC由于其编译时间短，原型验证技术的优会更加突出；在设计达到一定成熟度、规模较大的阶段，FPGA由于其模拟速度快，原型验证技术将具有更多的优势。因此，没有一种技术具有全面的绝对优势，我们需要继续探索更优化的方法，抛光更好的工具，以支持客户开发更高性能的产品。”

另外，要处理Chiplet在先进包装的挑战下，打破了复杂多维空间系统级设计的连接，实现了数据的一致性和信号、电源、热、应力的完整性。在去年发布了先进的包装协同设计环境后，它于今年6月推出UVI功能增强版。

何培新指出，首次发布的增强版实现了系统级Sign-off功能可在同一设计环境中引入多种格式IC、Interposer、Package和PCB支持全面的系统互连一致性检查（System-Level LVS），同时大大提高了检查效率、图形显示、灵活性和精度。

UVI可根据物理、图形、数据等信息，自动生成系统级互连网表、互连错误信息、网络断开类型、互连叠层信息等关键报告。这也使得它在处理大规模互连管脚数据时非常快，无论是命名一致性检查、链路断开检查还是管脚缺失互连检查，60万Pin规模可在5秒内完成，并可支持一对多Pin基于面积算法的互连检查。使用开发人员UVI简化设计流程，提高工作效率，提高设计质量，准确定位设计错误，覆盖所有节点和网络的检查。”

巩固产品技术 培养EDA人才

何培新认为：一个工具需要时间才能获得市场认可，用户希望获得性能稳定的产品。因此，在推出新工具的同时，我们将继续优化和升级已发布的产品，成为国内用户的密切双赢合作伙伴，打造世界级芯片。虽然主流工具虽然相对成熟，但却有一定的历史负担，经过二三十年的迭代，相当于叠床架屋的负重。基于最新的方法论，合见工软可以从零开始打造产品，在此基础上优化会更快，所以我们有信心赶上并超越行业成熟的工具。”

围绕EDA合见工软将继续努力验证产品路线的全过程，FPGA原型验证系统预计将在年底前进一步提高性能，加快硬件仿真器和调试领域的布局；在先进的包装设计领域，协同设计优化将继续进步。

在培养EDA在人才方面，世界各地都有很多人与工软团队见面EDA在该领域努力工作了20年或30年，积累了大量的尖端技术和行业实践经验。我们希望与热爱半导体行业的国内学生分享这些经验，并在中国进行培训EDA专业人士。我很愿意贡献自己的力量，帮助他们学习，快速成长，创造EDA更美好的未来。

受访者简介：

工软首席技术官合见 贺培鑫博士

何培新博士现任合见工软CTO，负责原型验证和硬件仿真(Prototyping and Emulation)等产品的研发。他在EDA从事行业近30年，曾担任国际知名公司Fellow，负责开发物理综合和形式验证工具，领导和管理中国、美国、法国和印度的大型研发团队。何培新先生于1995年获得美国奖Cornell拥有12项美国专利的大学计算机科学博士学位，发表了30多篇学术论文，引用了1万多篇其他论文（Google Scholar统计)并于1999年获得DAC（Design Automation Conference）最佳论文奖，2009年被选为DAC论文奖最佳候选人。