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每隔几个月就会出现更新的电子产品。由于新一代先进的芯片和处理器，它们通常更小、更智能，不仅运行速度更快，带宽更多，而且更节能。

进入数字时代，我们相信明天太阳会升起，新设备将继续创新。在幕后，工程师们积极研究半导体技术路线图，以确保新设备所需的下一代芯片准备就绪。

很长一段时间以来，芯片的进步是通过缩小晶体管的尺寸来实现的，这样更多的晶体管就可以在晶圆上制造，从而使晶体管的数量每12-24个月翻一番——这就是众所周知的摩尔定律。多年来，为了跟上时代的步伐，整个行业进行了铜/低k互连、新型晶体管材料、多图形方案和三维(3)等诸多重大创新D)架构。

开发3D随着深宽比的增加，结构的变化带来了新的挑战。你可能已经想到了3D架构需要从根本上改变设备设计，需要新的材料、新的沉积和蚀刻方法。在本文中，我们将带您回顾半导体行业的实现D建筑过程中的重要里程碑。

准备阶段：Inphi代理平面工艺

创建一个集成电路最初是一个二维问题：取一个平坦的硅片，将各种结构放置在表面，并用导线连接。这是通过沉积层层材料，利用光刻技术进行图形处理，并在暴露区域蚀刻必要的特性来完成的。这曾经是电子工业的一个巨大突破。

随着技术需求的不断发展，需要在更紧凑的空间中建立更多的电路来支持更小的结构。过去相对直接的过程变得越来越复杂。

随着创建2D随着结构成本的增加和二维平面微缩的可行方法的逐渐枯竭，3D结构变得越来越有吸引力。早在十多年前，半导体行业就开始开发早期的选择性蚀刻应用，以支持3D从包装到非易失性存储器甚至晶体管本身，技术不断扩展。

晶体管走向3D

许多电子系统的主要力量是晶体管。过去，晶体管一直是由晶体管通道的宽度和长度决定的晶体管通道的宽度和长度。晶体管的性能由放置在通道上的栅极控制，但由于通道受控制，只能提供有限的控制。

从平面转向3D第一步是为通道设计一个鳍，它可以由三栅极控制。然而，为了实现最佳控制，需要接触晶体管的所有四面，从而促进了全围栅极(GAA)晶体管的发展GAA在结构上，多根导线或多片堆叠在一起，栅极材料完全包围了通道。

展望未来：3D DRAM

随机动态存取存储器(DRAM) 物理机制与3D NAND完全不同，使用的方法也做了彻底的改变。

DRAM对于2D精确构建阵列是一个挑战。垂直堆栈更困难，需要更多的研发来找到经济的方法来堆叠电介质和活性硅。光刻可能需要同时影响多层——目前还没有大规模生产的过程。

3D包装越来越流行

芯片封装后放置在印刷电路板上(PCB)在过去，包装只是为了保护脆弱的硅芯片，并将其连接到电路板上。如今，包装通常包含多个芯片。随着对减少芯片占用空间需求的增加，包装也开始转向3D。

3D包装要求芯片堆叠，这涉及到芯片之间的密集连接——这种连接可以提高信号速度，因为它们要短得多，并且可以同时传输更多的信号。然而，在两个以上芯片的堆栈中，一些信号也需要通过传输通道连接到更高的堆栈芯片，称为硅通孔(TSVs)。

3D芯片堆栈在内存领域的重要终端市场应用-高带宽内存 (HBM) 这是最常见的。内存芯片也可以堆栈到CPU或者在其他逻辑芯片上，以加快从内存中获取数据的速度。

如今，3D是微缩的必要条件

考虑3D已成为标准做法。D它可能不是解决所有问题的选择，但在上述应用中特别有用。

每一个新的应用都伴随着如何构建的问题，这需要创新思维和硅技术领域的可持续发展。半导体制造设备是芯片行业的持续实现D结构的主要推动者。