美国时间4月21日，应用材料公司举办了全新微缩之旅大师班。在此期间，我们重点讨论了芯片制造商在未来几年提高晶体管密度的两条途径。一是延续传统摩尔定律的二维微缩，即使用EUV光刻和材料工程创造了更小的特性。另一种是设计技术的协同优化（DTCO）以及三维技能，巧妙地优化了逻辑单元的布局，以便在不改变光刻栅距的情况下增加密度。本博客选取英文博客原文，回顾大师课程的技术精髓。

芯片采购网专注于整合国内外授权IC代理商现货资源，芯片库存实时查询，行业价格合理，采购方便IC芯片，国内专业芯片采购平台。

回顾二维微缩的发展

众所周知，传统的摩尔定律二维微缩定义了芯片行业半个多世纪以来的技术发展路线图。在丹纳德2000年左右的微缩时代，我们每两年将晶体管尺寸减少50%。用于控制晶体管开关状态的栅极，其长度定义为节点：90纳米、65纳米等。我们将氧化栅极成比例缩小，芯片制造商享受性能、功率和面积成本(或PPAC)同步改进。回顾过去，这些进步是如此容易！

从2000年到2010年，栅极长度和氧化栅极微缩达到极限：我们可以图形化较小的特征，但没有物理问题，如栅极泄漏和接触电阻，这将抵消降低面积成本带来的性能和功率效益。因此，我们过渡到等效微缩节点名称不再与实际尺寸挂钩。转而采用应变硅和高K值金属栅极等材料工程工艺。这样，即使面积和成本（AC）我们仍然可以保持性能和功率的改进放缓（PP）”效益。2010年以后，三维FinFET结构的诞生，使得PP和AC上一层楼。

当光刻技术停留在193纳米浸没时，材料工程也发挥了作用——将单程图形化限制在约80纳米的格栅距离。双图形化和四图形化分别使微缩能力进一步达到40纳米和20纳米的格栅距离。

了解EUV(极紫外线)-使图形更简单，但使布线更复杂

当发展到5纳米节点时，EUV该技术应运而生，实现了25纳米格栅间距的图形化。但是，想让EUV更实用，需要新的材料工程技术。例如，在EUV在分辨率极限水平上，传统的阻挡层填充方法很难用晶体管接触通孔填充金属。由于金属布线面积太小，接触电阻呈指数增加。同时，集成材料解决方案（Integrated Materials Solutions）选择性接触沉积有助于取消阻挡层，同时产生较宽的低电阻接触点。

新的微缩方法及其挑战

1.进一步EUV微缩的方法

有没有新的方法可以进一步缩小尺寸？答案是肯定的，有以下两条路:

● 持续的内部微缩——延续传统的二维摩尔定律。EUV光刻和材料工程创造了更小的特性。摩尔定律使3纳米节点的逻辑密度增加了一半左右。

● 协同优化采用技术（DTCO）巧妙优化逻辑单元布局，提高3纳米节点另一半的逻辑密度。

2.EUV材料工程面临新的挑战

使用EUV技术生成光子非常困难和昂贵。因此，我们应该让EUV光刻使用的光子数量只有深紫外刻蚀的十分之一。此外，我们使用它EUV蚀刻的图形(如交替线条和间隔)会得多。EUV光刻胶的厚度也会大大降低，所以我们可以用更少的光子开发光掩模图形，这也有助于防止细图形坍塌粘附。

在4月21日的大师课上，我们讨论了使用EUV然后继续芯片的微缩。前提是我们可以同时解决材料工程和测量方法的六个关键问题，如下：

● 问题1：纠正EUV光刻胶的随机误差

● 问题二：减少EUV图形化成本

● 问题3：改进EUV图形涂层的精度

● 问题4：确保光刻胶图形在刻蚀晶圆前的保真度

● 问题五:解决边缘布局错误

● 问题六:利用大数据和人工智能加快进展

协同优化采用技术（DTCO）和环绕栅极（GAA）晶体管

如上所述，在3纳米节点，50%的逻辑密度来自内部微缩，即传统的二维微缩。另外50%来自DTCO也就是说，设计技术协同优化。内在微缩为行业服务了50多年，最近出现了DTCO有助于弥补传统摩尔定律微缩的放缓。DTCO最新的方法是缩小逻辑单元，增加密度，提高面积成本。

1.认识DTCO

DTCO 它是指在不改变光刻栅距的情况下，巧妙地改变逻辑单元元件的布局，实现晶体管的进一步微缩。现在有几种DTCO芯片设计中使用的技巧。例如，在隔离单个逻辑单元时，设计师用单扩散代替双扩散，从而达到明显的微缩效果。设计师还将每个晶体管的鳍片数从三个减少到两个，称为减鳍（fin depopulation）处理。同样，设计师也在努力实现栅极上触点（contact over gate），也就是说，晶体管的电接触从侧面移到顶部。

在4月MMD代理在21日的大师课上，我们介绍了一项新的创新成果——围栏极晶体管。它使用了它DTCO同时提高芯片的性能和功率。

2.了解环绕栅极晶体管

2010年，FinFET芯片设计标志着从平面二维晶体管到三维晶体管的芯片设计。（GAA）晶体管将成为继FinFET之后，芯片行业最大的设计转型之一。

将GAA描述成“DTCO一种形式可能看起来不合常，但它确实符合DTCO的定义：GAA通过巧妙重排晶体管元件，在同一光刻栅距下实现高于FinFET逻辑密度。幸运的是，陪伴GAA材料工程创新将大大提高功率和性能。下面我们将逐一介绍GAA节约面积的效果，探讨延伸生长和选择性蚀刻的更多用途，并解释集成材料解决方案（Integrated Materials Solutions）”如何令GAA晶体管占用更小的空间，发挥更大的作用。

概念上讲，GAA就像是把FinFET晶体管旋转90度。栅极环绕着所有的沟道——和只能从三面包围的沟道FinFET再上一步。DTCO逻辑单元在X和Y方向会缩小。在保持性能不变的情况下，设计师可以大大降低面积成本。然而，他们可能更有可能采取另一种方法：加宽纳米片以增加驱动电流，从而提高25%的性能和25%的密度。

外延生长和选择性腐蚀GAA功率和性能有至关重要的影响

从制造的角度来看，GAA借了很多成熟的FinFET制造工艺。但关键区别在于如何确定和控制沟的宽度和均匀性。FinFET，通道宽度由光刻和刻蚀决定，并且常有易变性，这会降低晶体管的性能。GAA，通过更准确的延伸生长和选择性的蚀刻来定义沟宽，从而实现更高的沟均匀性和晶体管性能。

GAA采用两种外延生长。快速全外延生长（blanket epitaxy）用于沉积交替硅层和硅锗层，形成纳米片结构。随后，慢慢选择性外延生长（selective epitaxy）应力工程设计应用于纳米片形结构，以优化晶体管的性能。最后，选择性蚀刻用于去除硅锗层——这些硅锗层是牺牲层，仅用于辅助晶体管电子通道的形成。

集成材料解决方案：减少氧化栅极和高K值金属栅极的新方法

通道需要进一步设计，以提高晶体管的性能。我们需要从周围的所有通道中沉积一个栅极氧化层。氧化栅极越薄，驱动电流越高（优化开关性能），泄漏电流越低，从而减少功率浪费和加热。事实上，氧化栅极微缩已经停滞多年，这一突破无疑是芯片制造商的好消息。

接下来，氧化栅极被高K值金属栅极堆叠包围，高K值金属栅极堆叠负责控制晶体管开关状态。设计这种栅极其困难，因为GAA沟通间距通常只有10纳米，远小于FinFET沟间距。需要专门设计金属栅极堆叠的宽度，以优化芯片的功率和性能，针对特定的终端市场，从电池供电移动设备到高性能服务器。行业需要一个解决方案，可以在很小的空间内实现阈值调谐。

应用材料公司已经准备好覆盖最广泛的领域GAA制造产品线包括新的生产步骤，包括外延生长、原子层沉积和选择性蚀刻，以及两个新的制造理想GAA氧化栅极和金属栅极的集成材料解决方案（Integrated Materials Solutions）。

多想想:晶体管和芯片还能缩小到什么程度？

回顾4月21日的全新微缩之旅大师课，详细介绍了两种微缩方法:使用EUV促进传统摩尔定律的二维微缩和使用DTCO技巧（如“GAA晶体管)。有了EUV，微缩所面临的挑战不是图形化，而是随着晶体管接触点和布线的不断缩小，电阻呈指数增长。在美国时间5月26日的大师课上，我们将继续讨论这些挑战，了解背面配电网络和异构集成。