DC/DC开关控制器MOSFET选择是一个复杂的过程。MOSFET额定电压和电流不足以选择合适的MOSFET。要想让MOSFET保持在规定范围内，必须平衡低栅极电荷和低导电阻。这种情况在多负荷电源系统中变得更加复杂。

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图1:降压同步开关稳压器原理图。

DC/DC由于其高效率，开关电源在现代许多电子系统中得到了广泛的应用。例如，它有一个高侧FET和低侧FET降压同步开关稳压器。FET开关将根据控制器设置的占空比进行操作，以达到理想的输出电压。降压稳压器的占空比如下：

1.占空比(高侧)FET,上管)=Vout/(Vin*效率)

2.占空比(低侧)FET，下管)=1–DC(高侧FET)

FET它可以集成到与控制器相同的芯片中，从而实现最简单的解决方案。但是，为了提供更高的电流能力和(或)效率，FET需要始终是控制器的外部元件。这样可以达到最大的散热能力，因为它允许它FET物理隔离控制器，拥有最大的FET选择灵活性。它的缺点是FET选择过程比较复杂，因为要考虑的因素很多。

一个常见的问题是为什么不让这10A FET也用于我的10A设计呢？答案是这10A并非所有设计都适用于额定电流。

选择FET需要考虑的因素包括额定电压、环境温度、开关频率、控制器驱动能力和散热组件面积。关键问题是，如果功耗过高，散热不足，FET可能过热起火。我们可以使用包装/散热组件ThetaJA或热敏电阻，FET估计一定的功耗和环境温度FET具体方法如下：

3．Tj=ThetaJA*FET功耗（PdissFET） 环境温度（Tambient）

它要求计算FET功耗。这种功耗可分为两个主要部分：AC和DC损失。这些损失可以通过以下方程计算：

4．AC损耗:AC功耗（PswAC）=?*Vds*Ids*(trise tfall)/Tsw
其中，Vds为高侧FET输入电压，Ids负载电流，trise和tfall为FET升降时间，Tsw开关时间(1/开关频率)为控制器。

5．DC损耗:PswDC=RdsOn*Iout*Iout*占空比

其中，RdsOn为FET导电阻，而Iout负载电流用于降压拓扑。

造成其他损失的原因还包括输出寄生电容、门损失和低侧FET导电在空载时间内造成的二极管损，但本文将主要讨论AC和DC损耗。

当开关电压和电流非零时，AC开关损耗发生在开关导通与关闭之间的过渡期。这种情况显示在图2中的亮点部分。减少这种损失的一种方法是缩短开关的升降时间。选择较低的栅极电荷FET，实现这一目标。另一个因素是开关频率。开关频率越高，图3所示的开关时间百分比越大。因此，更高的频率意味着更大AC开关损耗。所以，降低AC另一种损失方法是降低开关频率，但这需要更大、更昂贵的电感，以确保峰值开关电流不超过标准。

图2：AC损耗图。

图3：开关频率对AC损失的影响。

开关处于导通状态DC原因是损失FET导电阻。这是十种AKM代理分简单的I2R损失形成机制，。但导通电阻会随之而来FET结温和变化使这种情况更加复杂。因此，在准确计算导通电阻时，必须采用迭代方法，并考虑使用方程式3)、4)和5)FET的温升。降低DC最简单的损失方法之一是选择低导电阻FET。另外，DC损耗大小同FET百分比导通时间成正比关系，是高侧FET控制器占空比加1减去低侧FET占空比，如前面提到的。从图5可以看出，导通时间更长意味着更大DC因此，通过减少导通时间/FET比例下降DC损耗。例如，如果使用中间，则使用中间DC当输入电压可以修改时，设计师可以修改比例。

图4：DC损耗图。

图5：占空比对DC损失的影响。

尽管选择低栅极电荷和低导电阻FET这是一个简单的解决方案，但需要在这两个参数之间进行一些妥协和平衡。低栅极电荷通常意味着较小的栅极面积/较小的并联晶体管和由此产生的高导电阻。另一方面，使用更大/更多的并联晶体管通常会导致低导电阻和更多的栅极电荷。这意味着，FET这两种冲突规范必须平衡。此外，还必须考虑成本因素。

低空比设计意味着高输入电压。对于这些设计，高侧FET大多数时候都是关断，所以DC损耗较低。但是，高FET电压带来高AC因此，可以选择低栅极电荷FET，即使导通电阻高。低侧FET大多数时候都是导通状态，但是AC但损失最小。这是因为导通/关闭期间低侧FET的电压因FET体二极管很低。因此，需要选择低导电阻FET，而且栅极电荷可以很高。图7显示了上述情况。

图6:低占空比设计的高低侧FET功耗。

如果我们降低输入电压，我们可以得到一个高空比设计，它的高侧FET大多数时候都是导通状态。在这种情况下，DC损耗高，导电阻要求低。根据输入电压的不同，AC损失可能不如低侧FET那么重要，但还是没有低侧FET那样低。因此，仍需要适当的低栅极电荷。这就要求在低导电阻和低栅极电荷之间妥协。就低侧FET导通时间最短，而且AC损此，我们可以根据价格或体积而不是导电阻和栅极电荷的原则，选择正确的FET。

图7:高占空比设计的高低侧FET功耗。

假设负载点(POL)在稳压器中，我们可以规定中间电压轨的额定输入电压。最好的解决方案是什么？是高输入电压/低空比还是低输入电压/高空比？使用不同的输入电压调整空比并检查空比FET功耗情况。

图8中，高侧FET反应曲线图显示，当空比从25%增加到40%时AC而且损失明显减少DC但损失线性增加。因此，大约35%的空比应该是电容和导通电阻的平衡FET的理想值。不断降低输入电压，提高占空比，可以得到最低AC损失最高DC在这方面，我们可以使用低导电阻FET，并折中选择高栅极电荷。如低侧FET图9显示，当控制器的比例从低位上升时DC线性损失降低(低侧FET导通时间较短)，高控制器占空比时损耗最小。整个电路板AC损耗很低，所以在任何情况下都应该选择使用低导电阻FET。

图8：高侧FET损失与占空比的关系。

图9：低侧FET损耗与控制器占空比的关系。请注意：低侧FET1-控制器占空比，所以低侧FET随着控制器比例的增加，导通时间缩短。

图10显示了当我们将高侧和低侧损失结合起来时，总效率的变化。在这种情况下，我们可以看到高占空比的组合FET损失最低，效率最高。效率从94.5%提高到96.5%。不幸的是，为了获得低输入电压，由于通过固定输入电源供电，我们必须降低中间电压轨电源的电压并增加其比例。因此，这可能会抵消POL部分或全部增益。另一种方法是直接从输入电源到POL目的是降低稳压器的数量。此时，占空率相对较低，我们必须仔细选择FET。

图10:总损耗与效率与空比的关系。

在需要多个输出电压和电流的电源系统中，情况会更加复杂。对比不同POL稳压器占空比的效率、成本和体积。图11显示了一个输入电压为28的系统V，共8个负载，4个不同电压.3V到1.25V。有三种比较方法:1)通过输入电源直接提供无中间轨28V实现电压POL2)使用12V中间轨，POL中等空比稳压器3)使用5V中间轨，高POL稳压器占空比。图12显示了对比结果。在这种情况下，无中间轨电源的框架实现了最低成本，12V中间轨电压的框架效率最高，而5V中间轨电压框架实现最小体积。因此，我们可以看到，对于这个大系统，单一的POL这些参数在电源条件下没有明显的趋势。这是因为在使用多个稳压器时，除了中间轨稳压器本身外，每个稳压器都有不同的负载电流和电压要求，这可能会相互冲突。研究这种情况的最好方法是使用它WEBENCH评估不同选项的工具，如电源设计师。

图11:表示输入、中间轨、负载点(POL)电源和负载电源系统。中间轨电压的不同选择是28V(2V和5V。会带来不同POL稳压器占空比。

图12:电源设计曲线图表明中间轨电压对电源系统效率、体积和成本的影响。